Introduction au langage VHDL
Decouverte et première prise en main avec les FPGA Lattice
Formation créée le 28/08/2025. Dernière mise à jour le 29/08/2025.Version du programme : 1
Taux de satisfaction des apprenants
0/10
(1 avis)
Type de formation
Formation présentielleDurée de formation
42 heures (6 jours)Accessibilité
OuiIntroduction au langage VHDL
Decouverte et première prise en main avec les FPGA Lattice
Découvrez les bases du VHDL et initiez-vous à la conception numérique sur FPGA Lattice. Une formation pratique et progressive pour comprendre, coder et simuler vos premiers projets logiques en VHDL.
Objectifs de la formation
- Définir les concepts fondamentaux du langage VHDL.
- Décrire un système logique simple en VHDL.
- Maîtriser le processus de simulation d’un design VHDL.
- Mettre en œuvre un design VHDL sur une cible FPGA Lattice.
- Identifier les bonnes pratiques de codage pour la synthèse.
Profil des bénéficiaires
Pour qui
- Ingénieurs et techniciens dans le domaine de l'électronique
Prérequis
- Connaissances de base en électronique numérique (portes logiques, bascules, etc.)
- Maîtrise de l’environnement Windows ou Linux
- Notions générales sur le fonctionnement d’un FPGA
Contenu de la formation
Introduction à la logique programmable et aux FPGA
- Présentation des FPGA, comparaison avec microcontrôleurs, introduction aux outils Lattice, architecture générale d’un FPGA.
Bases du langage VHDL – syntaxe et structure
- Présentation du langage VHDL : entités, architectures, types de données, opérateurs. Exercices simples de description combinatoire.
Éléments de description combinatoire en VHDL
- Codage de circuits combinatoires (portes logiques, multiplexeurs, comparateurs). Bonnes pratiques de codage.
Simulation comportementale avec un banc de test
- Écriture de testbenchs, introduction aux outils de simulation, visualisation des signaux.
Description séquentielle et processus
- Processus, signaux vs variables, instructions séquentielles (if, case), gestion de la synchro par horloge.
Description de machines à états finis (FSM)
- Modélisation et implémentation de FSM en VHDL. Exemples pratiques de machines synchrones.
Structures hiérarchiques et modularité
- Instanciation de composants, signaux intermodules, bonnes pratiques pour structurer un projet.
Synthèse et implantation sur cible FPGA Lattice
- Étapes de synthèse, placement/routage, contraintes temporelles, génération du bitstream.
Utilisation des outils Lattice Diamond
- Flux de conception avec Lattice Diamond: création de projet, gestion des sources, contraintes, analyse des résultats de synthèse.
Téléversement sur carte FPGA et validation matérielle
- Téléchargement sur cible, vérification avec signaux GPIO/LED, utilisation de la console série ou d’un analyseur logique.
Atelier de conception guidé – projet complet
- Conception pas-à-pas d’un système complet (ex. compteur, UART, ou FSM de contrôle). Réutilisation des acquis.
Session questions / réponses – retour sur les concepts clés
- Revue des notions abordées, discussion des problèmes rencontrés, approfondissements sur demande, conseils pour aller plus loin.
Équipe pédagogique
Ibrahim KAMAL
Suivi de l'exécution et évaluation des résultats
- Feuilles de présence
- Auto-positionnement du bénéficiaire sur les objectifs pédagogiques avant la formation afin de personnaliser le contenu pédagogique
- Auto-positionnement du bénéficiaire sur les objectifs pédagogiques de la formation en fin de formation pour évaluer sa progression
- Évaluation de l'atteinte des objectifs du bénéficiaire par le formateur en fin de formation
- Certificat de réalisation de la formation remis en fin de parcours
Ressources techniques et pédagogiques
- Etude de cas pratiques
- Travaux manuels
- Exemples de réalisations
Qualité et satisfaction
Satisfaction stagiaires / nombre de stagiaires
Taux de satisfaction des apprenants
0/10
(1 avis)
Capacité d'accueil
Entre 1 et 5 apprenants
Accessibilité
Les situations de handicap seront étudiées au cas par cas.